本书根据电子类课程课堂教学和实验的要求，以提高学生的动手实践能力和工程设计能力为目的，对EDA技术和FPGA设计的相关知识进行系统和完整的介绍。
本书内容新颖，技术先进，由浅入深，既有关于EDA技术、FPGA器件和Verilog硬体描述语言的系统介绍，又有丰富的设计实例。本书配套多媒体电子课件、实验与设计和程式代码。
基本介绍
- 书名EDA技术与Verilog HDL设计
- 作者王金明,徐志军,苏勇
- ISBN9787121204814
- 出版社电子工业出版社
- 出版时间2013-07-01
图书内容
本书根据电子类课程课堂教学和实验的要求，以提高学生的动手实践能力和工程设计能力为目的，对EDA技术和FPGA设计的相关知识进行系统和完整的介绍。
本书内容新颖，技术先进，由浅入深，既有关于EDA技术、FPGA器件和Verilog硬体描述语言的系统介绍，又有丰富的设计实例。本书配套多媒体电子课件、实验与设计和程式代码。
目 录
第1章 EDA技术概述 1
1.1 EDA技术及其发展历程 1
1.2 EDA技术的特徵和优势 3
1.2.1 EDA技术的特徵 3
1.2.2 EDA技术的优势 5
1.3 EDA设计的目标和流程 7
1.3.1 EDA设计的目标 7
1.3.2 EDA设计的流程 8
1.3.3 数字积体电路的设计 8
1.3.4 模拟积体电路的设计 10
1.4 EDA技术与ASIC设计 10
1.4.1 ASIC的特点与分类 10
1.4.2 ASIC的设计方法 11
1.4.3 SoC设计 13
1.5 硬体描述语言 16
1.5.1 VHDL 16
1.5.2 Verilog HDL 17
1.5.3 ABEL-HDL 18
1.5.4 Verilog HDL和VHDL的比较 18
1.6 EDA设计工具 19
1.6.1 EDA设计工具分类 19
1.6.2 EDA公司及其工具介绍 21
1.7 EDA技术的发展趋势 23
习题1 25
第2章 可程式逻辑器件基础 26
2.1 概述 26
2.1.1 可程式逻辑器件的发展历程 26
2.1.2 可程式逻辑器件的分类 27
2.1.3 可程式逻辑器件的优势 29
2.1.4 可程式逻辑器件的发展趋势 30
2.2 PLD器件的基本结构 31
2.2.1 基本结构 31
2.2.2 电路符号 32
2.2.3 PROM 34
2.2.4 PLA 35
2.2.5 PAL 36
2.2.6 GAL 36
2.3 CPLD/FPGA器件概述 38
2.3.1 Lattice的CPLD/FPGA 38
2.3.2 Xilinx的CPLD/FPGA 39
2.3.3 Altera的CPLD/FPGA 40
2.3.4 CPLD和FPGA的异同 42
2.4 可程式逻辑器件的基本资源 43
2.4.1 功能单元 43
2.4.2 I/O引脚 44
2.4.3 布线资源 44
2.4.4 片内RAM 45
2.5 可程式逻辑器件的编程元件 46
2.5.1 熔丝型开关 47
2.5.2 反熔丝型开关 47
2.5.3 浮栅编程元件 48
2.5.4 基于SRAM的编程元件 50
2.6 可程式逻辑器件的设计与开发 51
2.6.1 CPLD/FPGA设计流程 51
2.6.2 CPLD/FPGA开发工具 53
2.6.3 CPLD/FPGA的套用选择 55
2.7 可程式逻辑器件的测试技术 57
2.7.1 边界扫描测试原理 58
2.7.2 IEEE1149.1标準 58
2.7.3 边界扫描策略及相关工具 62
习题2 62
第3章 典型FPGA/CPLD的结构与配置 63
3.1 Stratix高端FPGA系列 63
3.1.1 Stratix器件 63
3.1.2 Stratix Ⅱ器件 65
3.2 Cyclone低成本FPGA系列 68
3.2.1 Cyclone器件 68
3.2.2 Cyclone Ⅱ器件 73
3.3 典型CPLD器件 79
3.3.1 MAX Ⅱ器件 79
3.3.2 MAX 7000器件 80
3.4 FPGA/CPLD的配置 82
3.4.1 CPLD器件的配置 83
3.4.2 FPGA器件的配置 83
习题3 88
第4章 Quartus Ⅱ集成开发工具 89
4.1 Quartus Ⅱ原理图设计 89
4.1.1 半加器原理图设计输入 89
4.1.2 编译与仿真 92
4.1.3 1位全加器编译与仿真 96
4.2 Quartus Ⅱ的最佳化设定 97
4.2.1 分析与综合设定 97
4.2.2 最佳化布局布线 99
4.2.3 设计可靠性检查 104
4.3 Quartus Ⅱ的时序分析 105
4.3.1 时序设定与分析 105
4.3.2 时序逼近 106
4.4 基于宏功能模组的设计 108
4.4.1 Megafunctions库 108
4.4.2 Maxplus2库 113
4.4.3 Primitives库 114
习题4 115
实验与设计 117
第5章 Verilog HDL语法与要素 132
5.1 Verilog HDL简介 132
5.2 Verilog HDL模组的结构 133
5.3 Verilog HDL语言要素 136
5.4 常量 138
5.4.1 整数 138
5.4.2 实数 139
5.4.3 字元串 140
5.5 数据类型 141
5.5.1 net型 141
5.5.2 variable型 142
5.6 参数 144
5.7 向量 145
5.8 运算符 147
习题5 152
实验与设计 152
第6章 Verilog HDL行为语句 157
6.1 过程语句 157
6.1.1 always过程语句 158
6.1.2 initial过程语句 161
6.2 块语句 162
6.2.1 串列块begin-end 162
6.2.2 并行块fork-join 163
6.3 赋值语句 163
6.3.1 持续赋值与过程赋值 163
6.3.2 阻塞赋值与非阻塞赋值 165
6.4 条件语句 166
6.4.1 if-else语句 166
6.4.2 case语句 168
6.5 循环语句 172
6.5.1 for语句 172
6.5.2 repeat、while、forever语句 173
6.6 编译指示语句 175
6.7 任务与函式 177
6.7.1 任务 177
6.7.2 函式 178
6.8 顺序执行与并发执行 181
习题6 182
实验与设计 183
第7章 Verilog HDL设计的层次与风格 188
7.1 Verilog HDL设计的层次 188
7.2 门级结构描述 188
7.2.1 Verilog HDL内置门元件 189
7.2.2 门级结构描述 191
7.3 行为描述 192
7.4 数据流描述 193
7.5 不同描述风格的设计 194
7.5.1 半加器设计 194
7.5.2 1位全加器设计 195
7.5.3 4位加法器设计 197
7.6 多层次结构电路的设计 197
7.7 基本组合电路设计 200
7.7.1 编解码器 200
7.7.2 其他组合电路 202
7.8 基本时序电路设计 202
7.8.1 触发器 202
7.8.2 锁存器与暂存器 203
7.8.3 计数器与串/并转换器 205
7.8.4 简易微处理器 205
7.9 三态逻辑设计 207
习题7 209
实验与设计 209
第8章 Verilog HDL设计进阶 214
8.1 小数分频 214
8.2 Verilog HDL有限状态机设计 216
8.2.1 有限状态机的Verilog HDL
描述 217
8.2.2 状态编码 222
8.2.3 状态编码的定义 223
8.3 字元液晶显示控制 225
8.3.1 字元液晶H1602B 225
8.3.2 用状态机实现字元显示控制 228
8.4 VGA图像的显示与控制 231
8.4.1 VGA图像显示原理与时序 231
8.4.2 VGA图像显示与控制的实现 235
8.5 点阵式液晶显示控制 240
8.6 乐曲演奏电路 245
习题8 250
实验与设计 252
第9章 Verilog HDL仿真与测试 270
9.1 系统任务与系统函式 270
9.2 用户自定义元件 274
9.2.1 组合电路UDP元件 275
9.2.2 时序逻辑UDP元件 276
9.3 延时模型的表示 278
9.3.1 时间标尺定义'timescale 278
9.3.2 延时的表示与延时说明块 279
9.4 测试平台 280
9.5 组合电路和时序电路的仿真 283
9.5.1 组合电路的仿真 283
9.5.2 时序电路的仿真 285
习题9 285
实验与设计 286
第10章 Verilog HDL数字设计实例 292
10.1 加法器的Verilog HDL设计实例 292
10.1.1 全加器的设计 292
10.1.2 行波加法器的设计 293
10.1.3 超前进位加法器的设计 294
10.1.4 流水线技术在加法器设计中的
套用 296
10.2 乘法器的Verilog HDL设计实例 299
10.2.1 移位相加乘法器设计原理 299
10.2.2 移位相加乘法器的Verilog HDL
实现 300
10.2.3 布斯乘法器设计原理 301
10.2.4 布斯乘法器的Verilog HDL
实现 303
10.3 汉明编解码器的Verilog HDL设计
实例 304
10.3.1 汉明编码原理 304
10.3.2 汉明编码的解码原理 306
10.3.3 汉明编解码的Verilog HDL
实现 307
10.4 ST-BUS汇流排接口设计 308
10.4.1 ST-BUS汇流排时序关係 308
10.4.2 ST-BUS汇流排接口实例 310
习题10 313
实验与设计 313
第11章 Verilog HDL数字通信常用模组
设计实例 324
11.1 信号音发生器的Verilog HDL设计
实例 324
11.1.1 线性码、A律码转换原理 324
11.1.2 信号音发生器Verilog HDL
实例 327
11.2 比特同步的Verilog HDL设计
实例 331
11.2.1 锁相功能的自同步法原理 331
11.2.2 锁相比特同步的EDA实现
方法 333
11.3 基带差分编码的Verilog HDL设计
实例 337
11.3.1 PSK调製和差分编码原理 337
11.3.2 PSK差分编码设计 340
11.4 GMSK调製电路的Verilog HDL设计
实例 343
11.4.1 GMSK调製基本原理 343
11.4.2 GMSK调製实现的基本方法 345
11.4.3 GMSK基带调製实现的
Verilog HDL实例 346
习题11 353
实验与设计 353
附录A Verilog HDL（IEEE Std 1364-1995）
关键字 360
附录B Verilog HDL（IEEE Std 1364-2001）
关键字 361
参考文献 362